场景

A5 单机内同时向同一个 D 节点 NPU 写入 KV Cache：

• D2D：P 节点 NPU HBM → D 节点 NPU HBM；
• H2D（rH2D）：Host DRAM 中的池化 KV → 同一个 D 节点 NPU HBM。

默认使用：

export ASCEND_GLOBAL_RESOURCE_CONFIG='{"comm_resource_config.protocol_desc":["ub_ctp:device"]}'

根据 #550，Host 内存会通过 UBMEM 映射为 Device VA，D2D、D2rH、rH2D、H2H 复用一条 Device→Device Channel。

想确认的问题

1. D2D 与 rH2D 同时运行时，是否会争用同一条物理链路或带宽？聚合带宽会高于单独运行 D2D 吗？
2. 如果配置 ub_ctp:device 和 ub_ctp:host，H2D 是否能走独立 Host 链路，从而提高聚合带宽？
3. 是否有 A5 实测数据？希望对比：
   • D2D 单跑带宽；
   • rH2D 单跑带宽；
   • D2D + rH2D 并发时两路各自带宽及总带宽。

主要想确认：在该场景中引入 Host DRAM 池化，能否增加 P→D 与 Pool→D 的总传输带宽，还是两路最终仍受同一 D2D 链路带宽限制。