VGen:基于大语言模型的Verilog RTL代码自动生成与评估框架

通过微调大语言模型实现Verilog代码生成，构建测试基准评估语法与功能正确性，提升硬件设计自动化效率，开源模型与工具支持低延迟推理。【此简介由AI生成】